100Gb/s QSFP28 ZR4 BIDI 80km トランシーバー

100Gb/s QSFP28 ZR4 BIDI シングルファイバー 80km トランシーバー

 

RQ-100GBD80-A/RQ-100GBD80-B

 

 

FIBERWDM の RQ-100GBD80-A/RQ-100GBD80-Bは、100G 80km シングルファイバー光通信アプリケーション向けに設計されています。このモジュールには、4 レーン光送信機、4 レーン光受信機、および 2 線シリアル インターフェイスを含むモジュール管理ブロックが含まれています。光信号は、業界標準の LC コネクタを介してシングルモード ファイバーに多重化されます。ブロック図を図 1 に示します。

 

 

電気的特性

 

以下の電気的特性は、特に指定がない限り、推奨動作環境に基づいて定義されます。

 

 

 

光学特性

 

以下の光学特性は、特に指定がない限り、推奨動作環境下で定義されます。

 

 

ノート：

1.  25.78125Gbps、ER=8.2dB、BER=<1E-12、PRBS=2³¹-1 NRZで測定

2.  28.05Gbps、ER=8.2dB、BER=<1E-12、PRBS=2³¹-1 NRZで測定

3.  25.78125Gbps、ER=8.2dB、BER=<5E-5、PRBS=2³¹-1 NRZで測定

4.  28.05Gbps、ER=8.2dB、BER=<5E-5、PRBS=2³¹-1 NRZで測定

 

 

デジタル診断機能

 

以下のデジタル診断特性は、特に指定がない限り、通常の動作条件に基づいて定義されます。

 

 

 

絶対最大定格

 

It has to be noted that the operation in excess of any individual absolute maximum ratings might cause permanent damage to this module. 

 

 

 

Recommended Operating Conditions

 

 

Notes:

1. Depending on actual fiber loss/km (link distance specified is for fiber insertion loss of 0.35dB/km)

 

 

ModSeIL

The ModSelL is an input pin. When held low by the host, the module responds to 2-wire serial communication commands. The ModSelL allows the use of multiple modules on a single 2-wire interface bus. When the ModSelL is "High", the module shall not respond to or acknowledge any 2-wire interface communication from the host. ModSelL signal input node shall be biased to the "High" state in the module.

In order to avoid conflicts, the host system shall not attempt 2-wire interface communications within the ModSelL de-assert time after any modules are deselected. Similarly, the host shall wait at least for the period of the ModSelL assert time before communicating with the newly selected module. The assertion and de-asserting periods of different modules may overlap as long as the above timing requirements are met.

 

ResetL:

The ResetL pin shall be pulled to Vcc in the module. A low level on the ResetL pin for longer than the minimum pulse length (t_Reset_init) initiates a complete module reset, returning all user module settings to their default state. Module Reset Assert Time (t_init) starts on the rising edge after the low level on the ResetL pin is released. During the execution of a reset (t_init) the host shall disregard all status bits until the module indicates a completion of the reset interrupt. The module indicates this by asserting "low" an IntL signal with the Data Not_Ready bit negated. Note that on power up (including hot insertion) the module should post this completion of reset interrupt without requiring a reset.

 

LPMode:

LPMode: The LPMode pin shall be pulled up to Vcc in the module. The pin is a hardware control used to put modules into a low power mode when high. By using the LPMode pin and a combination of the Power override, Power_set and High_Power_Class_Enable software control bits (Address A0h, byte 93 bits 0,1,2).

 

ModPrsL:

ModPrsL is pulled up to Vcc_Host on the host board and grounded in the module. The ModPrsL is asserted "Low" when inserted and deasserted "High" when the module is physically absent from the host connector.

 

IntL:

IntL は出力ピンです。IntL が「Low」の場合、モジュールの動作障害の可能性またはホスト システムにとって重大なステータスを示します。ホストは、2 線式シリアル インターフェイスを使用して割り込みのソースを識別します。IntL ピンはオープン コレクタ出力であり、ホスト ボード上のホスト電源電圧にプルアップする必要があります。リセットの完了後、バイト 2 ビット 0 (データ準備完了) が値 '0' で読み取られ、フラグ フィールドが読み取られると、INTL ピンは「High」にアサート解除されます。

 

ピンの割り当てと説明

 

 

 

図1. ホストボードコネクタブロックのピン番号と名前の図 

 

 

 

ノート：

1. GND は、QSFP28 モジュールに共通する信号と供給 (電源) のシンボルです。QSFP28 モジュール内ではすべて共通であり、特に明記しない限り、すべてのモジュール電圧はこの電位を基準とします。これらをホスト ボードの信号共通グランド プレーンに直接接続します。

2. VccRx、Vcc1、VccTx は受信および送信電源であり、同時に適用する必要があります。推奨されるホスト ボード電源フィルタリングを以下に示します。Vcc Rx、Vcc1、Vcc Tx は、QSFP28 トランシーバー モジュール内で任意の組み合わせで内部接続できます。コネクタ ピンはそれぞれ最大電流 1000mA の定格です。

 

 

機械寸法

 

図2. 機械概要 

 

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